Laporan Akhir Modul 3 Percobaan 1

 

 

 



1. Jurnal[Kembali]

2. Alat dan Bahan[Kembali]

 A. Alat dan Bahan (Modul De Lorenzo)

  
    
Gambar 1.1 Module D’Lorenzo

Gambar 1.2 Jumper

  1.  Panel DL 2203C 
  2.  Panel DL 2203D 
  3.  Panel DL 2203S 
  4.  Jumper
 B. Alat dan Bahan (Proteus)
  1.  IC J-K Flip Flop (74LS112)





Tabel Kebenaran J-K Flip Flop


Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.

      2. Power DC



         3. Switch (SW-SPDT)


         4.  Logicprobe atau LED

3. Rangkaian Simulasi[Kembali]

Rangkaian Percobaan

4. Prinsip Kerja Rangkaian[Kembali]

Pada percobaan 1 ini digunakan 4 jk flip flop dengan clock aktif low pada setiap jk flip flop. Inputam J dan K pada masing masing flip flop terhubung dengan power sehingga output pada masing masing flip flop berkondisi toggle. Untuk clock terhubung dengan flip flop paling ujung. Untuk clock pada flip flop lainya diambil dari output flip flop sebelumnya. 

Pada falltime pertama, flip flop paling ujung output Q menjadi 1 sebab toggle. yang lain belum berubah. Pada falltime kedua, flip flop paling ujung output Q menjadi 0 karena toggle. Karena Falltime pada flip flop paling ujung, output Q pada flip flop kedua menjadi 1 sebab toggle. Pada Falltime ketiga, output Q pada flip flop paling ujung berubah menjadi 1 sebab toggle. Karena tidak ada Falltime pada flip flop paling ujung flip yang lainnya tidak mengalami perubahan. Dan berlanjut dengan cara seperti itu seterusnya hingga output pada setiap flip flop bernilai 1.

5. Video Rangkaian[Kembali]

6. Analisa[Kembali]

7. Download File[Kembali]

Komentar

Postingan populer dari blog ini